ID Artikel: 000082821 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/09/2018

Mengapa Ethernet 100G Latensi Rendah Intel® Stratix® IP 10 FPGA menunjukkan 'H-Tile' sebagai 'Tile transiver target' saat menargetkan perangkat 'L-Tile' saja?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Low Latency 100G Ethernet Intel® FPGA IP untuk Arria® 10 dan Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat bekerja dengan perangkat 'L-Tile' saja, menu tarik-turun 'Tile transiver target' dinonaktifkan dan menunjukkan nilai bawaan 'H-Tile'. 'H-Tile' dikodekan dalam berkas deskripsi komponen sebagai bawaannya.

    Resolusi

    Desainer dapat dengan aman mengabaikan 'H-Tile' sebagai 'Tile transiver target' saat menargetkan perangkat L-Tile, IP akan menghasilkan HDL yang menargetkan tile perangkat yang benar. Masalah ini akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime di masa depan.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 FPGA dan SoC FPGA
    Intel® Stratix® 10 SX SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.