ID Artikel: 000082860 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 14/11/2013

Galat Internal: Sub-sistem: FIOMGR, File: /quartus/fitter/fiomgr/fiomgr_io_power_region.cpp, Baris: 2460

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda mungkin melihat galat ini di perangkat lunak Quartus® II untuk desain yang menargetkan perangkat Stratix® V dan Arria® V. Galat ini terjadi jika desain Anda berisi sinyal diferensial di mana kedua kaki positif dan negatif (benar dan melengkapi) telah didefinisikan secara manual dan terhubung dalam netlist Anda tanpa menggunakan altiobuf primitif.

Resolusi

Untuk menghindari galat ini, lakukan salah satu tindakan berikut:

  • Tentukan hanya kaki positif sinyal diferensial Anda di netlist Anda. Perangkat lunak Quartus II secara otomatis membuat dan menghubungkan kaki negatif untuk sinyal diferensial Anda.
  • Gunakan altiobuf primitif untuk menghubungkan kedua kaki positif dan negatif dari sinyal diferensial Anda. Lihat solusi terkait di bawah ini untuk informasi tentang cara menggunakan altiobuf primitif.

Masalah ini dijadwalkan untuk diselesaikan dalam versi perangkat lunak Quartus II di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 8 produk

Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.