ID Artikel: 000082877 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/03/2013

Mengapa saya melihat galat saat mengkompirasi kontroler berbasis DDR3 UniPHY dengan HPS di Platform Designer?

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda mungkin melihat galat berikut selama tahap kompilasi Analisis & Sintesis untuk kontroler berbasis DDR3 UniPHY dengan sistem prosesor keras (HPS) di Platform Designer:

Galat: DataIN port input pada atom "{hierarchy}.config_1", yang merupakan cyclonev_io_config primitif, tidak terhubung secara hukum dan/atau dikonfigurasi
Info (129003): DATAIN port input didorong oleh sinyal konstan, tetapi Compiler mengharapkan port input ini terhubung ke sinyal nyata


Galat: ENA port input pada atom "{hierarchy}.config_1", yang merupakan cyclonev_io_config primitif, tidak terhubung secara hukum dan/atau dikonfigurasi
Info (129003): Port input ENA didorong oleh sinyal konstan, tetapi Compiler mengharapkan port input ini terhubung ke sinyal nyata


Galat: PEMBARUAN port input pada atom "{hierarchy}.config_1", yang merupakan cyclonev_io_config primitif, tidak terhubung secara hukum dan/atau dikonfigurasi
Info (129003): PEMBARUAN port input didorong oleh sinyal konstan, tetapi Compiler mengharapkan port input ini terhubung ke sinyal nyata

Resolusi

Masalah ini terjadi ketika menggunakan generasi yang ditangguhkan dari Platform Designer, di mana kontroler DDR3 dihasilkan saat digunakan saat kompilasi. Metode yang benar untuk mengkompirasi desain dengan benar adalah sebagai berikut:

  1. Buat sistem Platform Designer.
  2. Dalam sistem Platform Designer, hasilkan IP kontroler DDR3.
  3. Sertakan berkas .qip yang dihasilkan ke file proyek Anda dan bukan berkas .qsys.

Produk Terkait

Artikel ini berlaku untuk 6 produk

Cyclone® V SX SoC FPGA
Cyclone® V GX FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Cyclone® V SE SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.