ID Artikel: 000082926 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 23/10/2015

Mengapa perangkat Stratix IV saya menunjukkan gambar yang lebih tinggi dari yang diharapkan pada gambar VCC saat ini selama konfigurasi Pasif Paralel Cepat (FPP)?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Saat melakukan konfigurasi FPP EP4SGX180, EP4SGX230, EP4SGX290, EP4SGX360, EP4SGX530, EP4SE230, EP4SE360, EP4SE530, EP4SE820, EP4S40G2, EP4S40G5, EP4S100G2, EP4S100G3, EP4S100G4, dan EP4S100G5 Stratix® Perangkat IV yang menggunakan frekuensi DCLK tinggi, pola bitstream jarang tertentu dapat mengakibatkan perangkat menunjukkan gambar yang lebih tinggi dari yang diharapkan VCC saat ini selama konfigurasi. Ketika hal ini terjadi, perangkat akan gagal masuk ke mode pengguna setelah konfigurasi, atau akan menegaskan CRC_ERROR saat memasuki mode pengguna.

Resolusi

Sistem Anda tidak terpengaruh jika Anda tidak mengamati gejala kegagalan yang dijelaskan di atas. Hubungi Altera mySupport jika Anda menduga sistem Anda terkena dampak masalah ini.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.