ID Artikel: 000082945 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 12/11/2013

Apa definisi sinyal SPI yang dialihkan dari blok Subsystem Prosesor Keras (HPS) ke FPGA dalam Cyclone V SoC dan perangkat Arria V SoC?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dokumentasi saat ini tidak menentukan semua sinyal SPI yang dialihkan dari blok HPS ke blok FPGA dalam Cyclone® SoC V dan Arria® Perangkat V SoC.  

Resolusi Deskripsi dan penggunaan sinyal antarmuka SPI adalah sebagai berikut.

 

          data output spim0_txd//1 bit
          spim0_rxd//1 bit data yang diinput
spim0_ss_in_n //In master mode sinyal ini dapat digunakan untuk menunjukkan peredam induk pada bus.
Anda dapat mengikatnya tinggi, if fungsi ini tidak digunakan
 spim0_ss_oe_n // 1 bit memungkinkan data - gunakan untuk tri-state bus txd
  spim0_ss_0_n // slave pilih keluaran
  spim0_ss_1_n keluaran pilihan // slave
  spim0_ss_2_n // slave pilih keluaran
  spim0_ss_3_n // slave pilih keluaran

Informasi ini akan diperbarui dalam rilis buku panduan perangkat di masa mendatang.

 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Arria® V SX SoC FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.