ID Artikel: 000082955 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 30/08/2018

Bagaimana cara sukses melakukan swap jalur seperti yang dilakukan untuk antarmuka QSFP Intel® Stratix® Kit Pengembangan FPGA 10 GX saat menggunakan Ethernet 100G Latensi Rendah Intel Stratix 10 FPGA IP Core?

Lingkungan

  • Ethernet
  • Low Latency 40G 100G Ethernet
  • Low Latency 40G Ethernet Intel® FPGA IP untuk Arria® 10 dan Stratix® V
  • Low Latency 100G Ethernet Intel® FPGA IP untuk Arria® 10 dan Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Jika Anda menukar jalur pada PCB Anda untuk perutean sinyal yang ditingkatkan dan menggunakan Ethernet Low Latency 100G Intel® Stratix® 10 FPGA IP Core, jangan juga menukar penetapan pin perangkat Intel Stratix 10.

    Alih-alih, biarkan penyematan Stratix 10 perangkat asli dan gunakan fitur penyusunan ulang jalur yang didukung oleh PCS Ethernet 100G Latensi Rendah Intel Stratix 10 FPGA IP Core.

    Fitur penyusunan ulang jalur yang didukung oleh Ethernet 100G Latensi Rendah Intel Stratix 10 FPGA IP Core memungkinkan pengguna menukar koneksi fisik sesukanya tanpa mengubah pinout perangkat Stratix 10.

    Penyusunan ulang jalur terjadi secara otomatis di Ethernet 100G Latensi Rendah Intel Stratix 10 FPGA IP Core dan tidak diperlukan pengaturan register tambahan.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.