ID Artikel: 000082998 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 08/02/2013

Kesalahan pelabelan port clock PLL TX Arria pada megafungsi inti IP Transceiver V Transceiver V Asli

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Jika Anda Arria membuat megafungsi inti IP Transceiver V Transceiver V Asli di Manajer Plug-In MegaWizard dan Anda mengaktifkan Penggunaan eksternal Opsi TX PLL untuk mengekspos port ext_pll_clk ke eksternal transmitter (TX) phase-locked loop (PLL), baik ext_pll_clk dan tx_pll_refclk port muncul di diagram blok tetapi hanya port ext_pll_clk yang digunakan di inti IP.

Resolusi

Tidak ada solusi.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Arria® V FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.