Simulasi VHDL Gagal Ketika Latensi CAS DDR 2.0 atau 2.5 Dipilih

VHDL menghasilkan blok sequencer untuk latensi CAS 2.0 dan 2.5 desain menggunakan DDR SDRAM High-Performance Controller menghasilkan simulasi Kegagalan. Masalahnya adalah karena keterlambatan siklus delta pada jaring clock.

Masalah ini memengaruhi DDR SDRAM High-Performance Controller CAS latensi desain 2.0 dan 2.5.

Masalah ini hanya memengaruhi simulasi pada VHDL dan tidak memengaruhi fungsionalitas desain.

Untuk mengatasi masalah ini, ikuti langkah-langkah berikut:

1. Buka berkas _phy.vho di direktori proyek.
2. Cari altsyncram instantiasi untuk blok postamble (ini dapat dilakukan dengan mencari " altsyncram" —catatan ruang putih). Ini harus menjadi altsyncram komponen dengan label yang menyertakan kata "postamble".
3. Cari sinyal yang terpasang pada port clock1 untuk menemukan titik dalam desain tempat sinyal ini ditugaskan (dalam kasus pengujian, ini adalah pada baris 4043).

• Ubah penugasan seperti yang ditunjukkan. Sinyal di dalam tidak (..) harus sama dengan sinyal pada port clock0 dari instans kedua komponen yang altsyncram terkait dengan baca datapath (dengan "read_dp" label).

Langkah ini menghilangkan penundaan delta untuk simulasi tetapi meninggalkan kode tidak berubah. Sisi kanan dari penugasan di atas akan diambil sebagai sisi kanan dari penugasan ke sinyal yang sebelumnya ditugaskan ke "wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1" sinyal.

• Jika komponen _phy dikompresi ulang dalam simulator Anda, desain sekarang harus lewat.

Masalah ini akan diperbaiki dalam SDRAM DDR versi mendatang Kontroler dengan ALTMEMPHY IP.