ID Artikel: 000083020 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/05/2015

Mengapa simulasi Desain Contoh IP JESD204B gagal ketika SOFT PCS diaktifkan?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • JESD
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah yang diketahui dalam perangkat lunak Quartus® II versi 15.0, simulasi Desain Contoh IP JESD204B mungkin gagal dengan pesan berikut jika dihasilkan dalam mode Soft PCS:

    # Pemeriksa Pola): Tidak ada data valid yang ditemukan!
    # JESD204B Tx Core: Tx link error (s) ditemukan!
    # JESD204B Rx Core: OK!
    # TESTBENCH_FAILED: SIM GAGAL!

    Kegagalan ini terjadi karena pengaturan PMA_WIDTH di ATX PLL salah diatur untuk Desain Contoh mode PCS Lunak.


     

    Resolusi Untuk mengatasi hal ini, ubah pengaturan PMA_WIDTH di skrip gen_ed_sim_*.tcl dari 20 hingga 40, dan jalankan kembali skripnya.

    Masalah ini dijadwalkan untuk diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.