ID Artikel: 000083071 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/05/2013

Clock Referensi Transceiver yang Salah dalam Variasi RE CPRI IP Core

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Dalam slave CPRI RE, clock referensi PLL transceiver adalah tidak terhubung dengan benar.

    Masalah ini mencegah slave RE menyelesaikan negosiasi tautan berhasil dalam perangkat V Arria dan Stratix V.

    Resolusi

    Untuk memperbaiki masalah ini pada contoh Slave CPRI RE Anda yang menargetkan perangkat V atau Stratix V Arria, Anda harus mengedit >_002.v file setelah Anda menghasilkan file Anda Contoh CPRI. Dalam editor teks, lakukan substitusi berikut:

    • Dalam koneksi ke transceiver Rx (inst_rx_xcvr), ganti pll_ref_clk (inst_cpri_phy_pll_inclk_clk) dengan teks pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk)baru .
    • Dalam koneksi ke transceiver Tx (inst_tx_xcvr) ganti pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk) dengan teks pll_ref_clk (inst_cpri_phy_pll_inclk_clk)baru .

    Masalah ini diperbaiki pada fungsi CPRI MegaCore versi 12.1.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Arria® V FPGA dan SoC FPGA
    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.