ID Artikel: 000083085 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 26/03/2018

Mengapa soft IP Ethernet Intel® Stratix® 10 100G yang dihasilkan dengan desain contoh RS-FEC gagal menyelesaikan simulasi?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Low Latency 100G Ethernet Intel® FPGA IP untuk Arria® 10 dan Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam testbench simulasi desain contoh yang dihasilkan oleh perangkat lunak Intel® Quartus® Prime Pro versi 17.1.1, simulasi gagal diselesaikan.  Anda akan melihat simulasi tergantung pada paket 10 seperti yang ditunjukkan di bawah ini.

     

    ***************************************************

    Siapkan Kembali ****************

    ***************************************************

    Mengirimkan data pengujian

    ** Mengirim Paket 1...

    ** Mengirim Paket 2...

    ** Mengirim Paket 3...

    ** Mengirim Paket 4...

    ** Mengirim Paket 5...

    ** Mengirim Paket 6...

    ** Mengirim Paket 7...

    ** Mengirim Paket 8...

    ** Mengirim Paket 9...

    ** Mengirim Paket 10...

    Resolusi

    Untuk mengatasi masalah ini, ganti testbench yang dihasilkan asli < proyek contoh Anda>/example_testbench/basic_avl_tb_top.v dengan testbench baru ini.

    Masalah ini dijadwalkan untuk diperbaiki dalam versi mendatang dari perangkat lunak Intel® Quartus® Prime Pro.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.