ID Artikel: 000083089 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/05/2018

Mengapa contoh desain ip Ethernet 25G yang dihasilkan dinamis gagal dalam Intel® Stratix®10 FPGA perangkat ES1 dan ES2?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • 25G Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah di Intel® Quartus® Prime Pro Edition Software versi 18.0, desain contoh yang dihasilkan ip Ethernet 25G dapat membuat kegagalan penutupan waktu.

    Varian yang terpengaruh adalah sebagai berikut:

    • 25G dengan Desain Contoh IEEE 1588
    • Desain Contoh 10G/25G dengan IEEE 1588
    • 25G dengan Contoh Desain IEEE 1588 dan RSFEC
    • Desain Contoh 10G/25G dengan IEEE 1588 dan RSFEC

     

     

    Resolusi

    Luncurkan Design Space Explorer II dan lakukan seed sweep untuk mendapatkan kualitas terbaik dari penempatan yang lebih bugar karena model waktu Intel® Stratix® 10 FPGA masih berada pada tahap awal yang menunggu karakterisasi rekayasa.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.