Mengapa contoh desain dinamis Ethernet 10G MAC Latensi Rendah memiliki akurasi angka latensi 1588 yang salah?

Karena masalah dengan Intel® Quartus® Prime Software versi 16.0 ke atas, Intel® Arria® 10 FPGA Low Latency Ethernet 10G MAC contoh desain multi-rate yang dihasilkan secara dinamis memiliki kesalahan tambahan /-3.2 ns dalam akurasi 1588. Akibatnya, galat total mungkin lebih besar dari klaim panduan pengguna, yaitu /-3 ns.

Berikut ini daftar contoh desain multi-rate yang terpengaruh:

• Ethernet 1G/10G dengan Contoh Desain 1588 (Intel Arria 10 FPGA)
• Ethernet 10M/100M/1G/10G dengan Contoh Desain 1588 (Intel Arria 10 FPGA)

Untuk mengatasi masalah ini, ikuti langkah-langkah berikut:

1. Untuk Intel® Quartus® Prime Software v16.0, setelah contoh desain yang terpengaruh dihasilkan, buka file altera_eth_multi_channel_1588.sv dari direktori "\rtl" ini dan modifikasi baris berikut:
   localparam DEFAULT_NSEC_PERIOD_10G = 4'h3;
   localparam DEFAULT_FNSEC_PERIOD_10G = 16'h3333; 
2. Untuk perangkat lunak Intel Quartus Prime v16.1 ke atas, setelah contoh desain yang terpengaruh dihasilkan, dari menu Perangkat Lunak Intel Quartus Prime, klik Buka dan arahkan ke \rtl\altera_eth_1588_tod. Pilih altera_eth_1588_tod_10g.ip untuk meluncurkan editor parameter IP modul Waktu-hari 10G 1588 Intel, kemudian perbarui parameter berikut:

DEFAULT_NSEC_PERIOD hingga 3

DEFAULT_FNSEC_PERIOD ke 0x00003333

DEFAULT_NSEC_ADJPERIOD hingga 3

DEFAULT_FNSEC_ADJPERIOD ke 0x00003333

Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Pro/Edisi Standar versi 18.0.