ID Artikel: 000083093 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/09/2018

Saat menggunakan E-tile Hard IP untuk Ethernet Intel® FPGA IP dalam mode 10G/25G, mengapa paket salah bentuk terdeteksi setelah penegasan sinyal o_sl_tx_lanes_stable?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • 25G Ethernet Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah dengan perangkat lunak Intel® Quartus® Prime versi 18.0 dan sebelumnya, paket salah bentuk dengan kesalahan CRC dapat dideteksi di penghitung statistik MAC saat mentransmisikan paket menggunakan E-tile Hard IP untuk Ethernet Intel® FPGA IP dalam mode 10G/25G setelah penegasan sinyal o_sl_tx_lanes_stable.

     

    Resolusi

    Untuk mengatasi masalah ini di perangkat lunak Intel® Quartus® Prime versi 18.0 dan sebelumnya, tunggu hingga siklus clock 46610 dalam simulasi atau siklus clock 163840 dalam perangkat keras setelah penegasan sinyal o_sl_tx_lanes_stable berikut link reset atau daya sebelum mengirimkan paket data jumbo ke E-tile Hard IP untuk Ethernet Intel® FPGA IP dalam mode 10G/25G.

    Masalah ini telah diperbaiki mulai di Intel® Quartus® perangkat lunak Prime Pro versi 18.0.1.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 TX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.