Contoh pesan galat:
# 25320 ns - tb.error ERROR #2: sinyal tidak memiliki nilai yang diharapkan
# tb.expect signal Periksa data tulis yang valid
# diharapkan 01110110010101000011001000010000
# mendapat 11111110110111001011101010011000
# | || || || |
# tb.expect hexadecimal:
# 76543210 yang diharapkan
# mendapat fedcba98
Ini adalah galat yang terjadi karena parameter RTL yang tidak terinisialisasi dalam model simulasi fungsi ip. Jika Anda menerapkan modul master/slave IO di lapisan logis Anda, Anda mungkin mengalami masalah ini. Untuk mengatasi masalah ini, Anda dapat meregenerasi model simulasi fungsional IP dengan prosedur berikut:
1.Buka command prompt dan arahkan jalur ke direktori proyek Anda.
2.Ketik baris perintah berikut untuk meregenerasi Model Simulasi Fungsional IP untuk DUT dan SUSTER dengan opsi quartus_map command line SIMGEN_RAND_POWERUP_FFS=OFF:
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv \
--source="./rio_rio.v" \
--source="./rio_riophy_gxb.v" \
--source="./rio_phy_mnt.v" \
--source="./rio_riophy_xcvr.v" \
--source="./rio_riophy_dcore.v" \
--source="./rio_riophy_reset.v" \
--source="./rio_concentrator.v" \
--source="./rio_drbell.v" \
--source="./rio_io_master.v" \
--source="./rio_io_slave.v" \
--source="./rio_maintenance.v" \
--source="./rio_reg_mnt.v" \
--source="./rio_transport.v" \
rio.v
cp rio_rio_sister.v rio_sister_rio.v
rio_sister_riophy_gxb.v cp rio_riophy_gxb_sister.v
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv \
--source="./rio_sister_rio.v" \
--source="./rio_sister_riophy_gxb.v" \
--source="./rio_phy_mnt_sister.v" \
--source="./rio_riophy_xcvr_sister.v" \
--source="./rio_riophy_dcore_sister.v" \
--source="./rio_riophy_reset_sister.v" \
--source="./rio_concentrator_sister.v" \
--source="./rio_drbell_sister.v" \
--source="./rio_io_master_sister.v" \
--source="./rio_io_slave_sister.v" \
--source="./rio_maintenance_sister.v" \
--source="./rio_reg_mnt_sister.v" \
--source="./rio_transport_sister.v" \
rio_sister_rio.v
3.Anda perlu mengubah baris perintah berdasarkan perangkat dan informasi HDL yang benar.
Contoh: "CBX_HDL_LANGUAGE=Verilog" atau "CBX_HDL_LANGUAGE=HDL"
"--family=Stratix® IV" atau = salah satu "Arria® II GX, Cyclone® IV, Arria GX, Stratix II GX"
4. Setelah perintah, Quartus® akan meregenerasi file Model Simulasi Fungsional IP baru yang bebas galat.