ID Artikel: 000083130 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/06/2016

Mengapa pelatihan link PCI Express gagal berselang?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena bug, Anda mungkin melihat kegagalan pelatihan tautan dengan Hard IP untuk PCI Express® IP Core karena transmisi TS1 yang rusak.

    Siklus status LTSSM inti IP keras antara status Deteksi dan Polling.Config. Karena TS1 yang rusak, mitra tautan hanya dapat melanjutkan ke status Polling.Active, sehingga menyebabkan kegagalan pelatihan tautan.

    Resolusi

    Modifikasi IP untuk menggunakan kontroler reset lunak, lihat solusi terkait di bawah ini:

    Masalah ini diperbaiki pada v13.1.2 dan yang lebih baru dari perangkat lunak Quartus® II.

    Artikel terkait

    Produk Terkait

    Artikel ini berlaku untuk 8 produk

    Arria® V GT FPGA
    Arria® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.