ID Artikel: 000083172 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/10/2013

Mengapa register CSR melaporkan kesalahan data ECC ketika data baca tidak rusak?

Lingkungan

  • DDR3 SDRAM Controller dengan UniPHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Konfigurasi dan register status (CSR) dapat melaporkan bit error meskipun monitor generator lalu lintas tidak mendeteksi kerusakan data ketika Anda mengaktifkan baik error correction code (ECC) dan CSR di pengaturan MEGAWizard™ GUI DDR3 hard memory controller (HMC). Perbedaan ini terlihat karena kontroler memori membaca data dari lokasi yang tidak terinisialisasi.

    Resolusi

    Solusi untuk masalah ini adalah memuat memori dengan konten yang diketahui saat Anda mengaktifkan fitur ECC.

     

     

    Produk Terkait

    Artikel ini berlaku untuk 14 produk

    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V FPGA dan SoC FPGA
    Arria® V GT FPGA
    Arria® II GZ FPGA
    Cyclone® V FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.