ID Artikel: 000083248 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 10/12/2012

Kesalahan (180000): PLL fraksional mencoba untuk mengkompensasi beberapa pohon clock LVDS, tetapi hanya dapat mengkompensasi satu pohon clock LVDS (1 lokasi terpengaruh)

Lingkungan

  • Perangkat Lunak Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda akan melihat pesan kesalahan ini saat mencoba menggunakan PLL bank samping untuk mendorong clock ALTLVDS di bank atas atau bawah dalam rangkaian perangkat yang hanya mendukung SERDES sinkron sumber di bank atas dan bawah.

    Untuk mendorong saluran SERDES sinkron sumber bank atas atau bawah, Anda harus menggunakan PLL di tepi perangkat yang sama dengan pin I/O LVDS.

    Resolusi

    Ini adalah ketidakcocokan yang valid. Desain gagal dalam propagasi batasan di mana pengguna membatasi pll fraksional untuk FRACTIONALPLL_X0_Y46_N0 karena lokasi ini tidak mendorong LVDS.
    Pohon clock LVDS biasanya berjalan di tepi atas dan bawah.

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.