Anda akan melihat pesan kesalahan ini saat mencoba menggunakan PLL bank samping untuk mendorong clock ALTLVDS di bank atas atau bawah dalam rangkaian perangkat yang hanya mendukung SERDES sinkron sumber di bank atas dan bawah.
Untuk mendorong saluran SERDES sinkron sumber bank atas atau bawah, Anda harus menggunakan PLL di tepi perangkat yang sama dengan pin I/O LVDS.
Ini adalah ketidakcocokan yang valid. Desain gagal dalam propagasi batasan di mana pengguna membatasi pll fraksional untuk FRACTIONALPLL_X0_Y46_N0 karena lokasi ini tidak mendorong LVDS.
Pohon clock LVDS biasanya berjalan di tepi atas dan bawah.