Masalah Kritis
Variasi RapidIO yang mengimplementasikan Avalon-MM Input/Output modul master atau slave Logical layer dan targetkan Stratix IV GX atau simulasi kegagalan perangkat Arria II GX dengan pesan galat yang menunjukkan bahwa sinyal tidak memiliki nilai yang diharapkan. Masalahnya adalah karena parameter RTL yang tidak terinisialisasi dalam model simulasi fungsi.
Variasi RapidIO ini tidak dapat disimulasikan dengan sukses testbench demonstrasi.
Untuk menghindari masalah ini, regenerasi simulasi fungsional IP Anda
model dengan quartus_map
opsi SIMGEN_RAND_POWERUP_FFS=OFF
baris perintah .
Skrip berikut memberikan perintah ini untuk DUT dan suster RIO di testbench, untuk kasus RapidIO MegaCore variasi fungsi yang mengintegrasikan semua modul. Untuk menggunakannya untuk meregenerasi model simulasi fungsium IP Anda, perbarui nama file untuk Anda variasi, modifikasi perintah dengan perangkat dan HDL yang benar, dan lepas baris yang menjadi referensi modul yang dilakukan variasi Anda tidak termasuk.
Jalankan skrip, atau masukkan perintah terkait, di direktori yang berisi semua berkas sumber.
#!/bin/sh
#Modify the following lines with the correct device and
HDL information.
#Parameter CBX_HDL_LANGUAGE=Verilog or VHDL
#Parameter --family is one of {stratixiv, arriaiigx,
cycloneiv, arriagx, stratixiigx}.
#Regenerate the IP functional simulation model for the
DUT:
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWER_UP_FFS=OFF"
--family=stratixiv --source="./rio_rio.v" --source="./rio_riophy_gxb.v"
--source="./rio_phy_mnt.v" --source="./rio_riophy_xcvr.v" --source="./rio_riophy_dcore.v"
--source="./rio_riophy_reset.v" --source="./rio_concentrator.v"
--source="./rio_drbell.v" --source="./rio_io_master.v" --source="./rio_io_slave.v"
--source="./rio_maintenance.v" --source="./rio_reg_mnt.v" --source="./rio_transport.v"
rio.v
#Regenerate the IP Functional Simulation Model for SISTER
cp rio_rio_sister.v rio_sister_rio.v
cp rio_riophy_gxb_sister.v rio_sister_riophy_gxb.v
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF"
--family=stratixiv --source="./rio_sister_rio.v" --source="./rio_sister_riophy_gxb.v"
--source="./rio_phy_mnt_sister.v" --source="./rio_riophy_xcvr_sister.v" --source="./rio_riophy_dcore_sister.v"
--source="./rio_riophy_reset_sister.v" --source="./rio_concentrator_sister.v"
--source="./rio_drbell_sister.v" --source="./rio_io_master_sister.v"
--source="./rio_io_slave_sister.v" --source="./rio_maintenance_sister.v"
--source="./rio_reg_mnt_sister.v" --source="./rio_transport_sister.v" rio_sister_rio.v
Masalah ini akan diperbaiki dalam versi RapidIO di masa mendatang Fungsi MegaCore.