ID Artikel: 000083288 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/11/2013

Mengapa clock DDR3 Uniphy *|pll_c2p_write_clk saya menghilang dari laporan TimeQuest saya selama kompilasi tertentu?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Untuk konfigurasi tertentu dari kontroler memori berbasis DDR3 UniPHY, *|pll_c2p_write_clk clock mungkin tidak tercantum dalam laporan clock selama analisis waktu. Kelalaian ini dapat terjadi ketika dua dari output penghitung PLL kontroler memori memiliki pengaturan yang sama dan digabungkan bersama-sama. Dalam hal ini, *|pll_c2p_write_clk clock akan digabungkan menjadi *|pll_afi_clk alasan mengapa jam tidak lagi terlihat dalam laporan TimeQuest.

    Resolusi Tidak ada solusi yang diperlukan karena penggabungan konter PLL valid dan semua jalur waktu yang awalnya terkait dengan *|pll_c2p_write_clk clock kini dikaitkan dengan *|pll_afi_clk clock.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.