ID Artikel: 000083305 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 12/06/2015

Mengapa tautan data berlapis di Hard IP saya untuk PCI Express?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Pelaporan aktif Lapisan Link Data dan pelaporan Surprise Down tidak dapat diaktifkan untuk antarmuka Avalon® MM untuk Solusi PCIe pada perangkat lunak versi 15.0 dan sebelumnya.  Oleh karena itu, derr_cor_ext_rpl, derr_rpl, dlup, dan dlup_exit sinyal tidak mengindikasikan informasi yang berguna dan harus diabaikan.
    Resolusi Fungsi ini telah ditambahkan ke perangkat lunak versi 15.0.1 dan yang lebih baru dari perangkat lunak Quartus® II.

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.