ID Artikel: 000083329 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 07/01/2019

Mengapa saya melihat Ethernet 100G Latensi Rendah Intel® Stratix® generator paket Contoh Desain IP FPGA 10 FPGA mengirim paket tambahan dengan panjang >1518?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Low Latency 100G Ethernet Intel® FPGA IP untuk Arria® 10 dan Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena bug di Ethernet 100G Latensi Rendah Intel® Stratix® Contoh Desain IP Core 10 FPGA mode tetap dan mode tambahan, Anda mungkin melihat generator paket mengirimkan paket ekstra dengan panjang >1518 di bagian Alat Pemeriksa Link Ethernet TX dan Statistik RX pada Tab Penghitung Statistik (1519 - Max Byte Frames bertambah oleh 1).

    Masalah ini tidak akan memengaruhi lalu lintas Ethernet 100G yang sebenarnya.

    Misalnya, ketika rangkaian paket diatur antara 0x40 hingga 0x42 dengan total paket = 10, Anda dapat melihat paket tambahan yang dikirim yang menambah Frame Max Bytes sebesar 1.

    Resolusi

    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA
    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.