ID Artikel: 000083331 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/11/2013

Mengapa Altera PLL gagal terkunci dalam simulasi setelah menginstal patch dp5?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Model simulasi Altera® PLL mungkin gagal beroperasi dengan benar dan gagal menegaskan sinyal terkunci setelah menginstal patch dp5 untuk perangkat lunak Quartus® II versi 13.0sp1.

    Anda akan melihat masalah ini jika Anda melakukan simulasi PLL menggunakan Dynamic Phase Stepping atau Dynamic Reconfiguration.

    Masalahnya adalah dengan model simulasi, sehingga tidak memengaruhi pengoperasian PLL ketika diterapkan di perangkat keras.

    Resolusi Masalah ini diselesaikan pada perangkat lunak Quartus II versi 13.1.

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.