ID Artikel: 000083332 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 20/08/2013

Galat: Clock Divider node - Anda mungkin mengalami galat pada perangkat transiver V dan Arria® V Cyclone® jika Anda tidak menghubungkan port outclk_0 PLL Transceiver Anda ke port input ext_pll_clk dari transceiver Native PHY dalam mode PLL ...

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Galat: Clock Divider node 'inst|altera_xcvr_native_av:txcvr_top_inst|av_xcvr_native:gen_native_inst.av_xcvr_native_insts[0].gen_bonded_group_native.av_xcvr_native_inst|av_pma:inst_av_pma|av_tx_pma:av_tx_pma|av_tx_pma_ch:tx_pma_insts[0].av_tx_pma_ch_inst|tx_pma_ch.tx_cgb' tidak terhubung dengan benar pada port 'CLKCDRLOC'.

    Anda mungkin mengalami galat di atas pada perangkat transiver V Cyclone® V dan Arria® V jika Anda belum menghubungkan port outclk_0 Transceiver PLL Anda ke port input ext_pll_clk transiver Native PHY ketika dalam mode PLL eksternal.

    Produk Terkait

    Artikel ini berlaku untuk 8 produk

    Cyclone® V GT FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Cyclone® V GX FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V GT FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.