ID Artikel: 000083415 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/05/2013

Arria V GZ dan Stratix V Hard IP untuk PCIe IP Core Jangan Siklus melalui Kecepatan Data Gen1-Gen3 dalam Pengujian CBB

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Saat melakukan Tes Mata TX sebagai bagian dari PCI Express Pengujian Board Dasar Kepatuhan (CBB), Arria V GZ, dan Stratix V Hard IP untuk PCIe tidak bersepeda melalui Gen1, Gen2, dan Gen3 kecepatan data.

    Resolusi

    Masalah ini diperbaiki di versi 13.0 dari Hard IP untuk PCI Inti IP Express.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.