ID Artikel: 000083440 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/06/2018

Mengapa transivator tidak mengatur ulang dengan benar saat menggunakan Intel® FPGA IP Interlaken (Generasi ke-2) pada Intel® Stratix® 10 FPGA?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Interlaken (Generasi ke-2) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah dalam perangkat lunak Intel® Quartus® Prime versi 18.0 dan sebelumnya, menegaskan sinyal reset_n pada Interlaken (Generasi ke-2) Intel FPGA IP tidak akan mengatur ulang transivator yang terkandung dalam inti.

    Resolusi

    Untuk mengatasi masalah ini, hubungkan sinyal reset_n secara manual dalam modul ilk_uflex_ext pembungkus cleartext yang terkandung dalam inti IP seperti yang ditunjukkan di bawah ini:

    Kode Asli:

    uflex_ilk_hard_pcs_xcvr #(

    . NUM_LANES (NUM_LANES),

    ...

    )C2_XCVR(

    kontroler reset

    .mm_clk (mm_clk), //75-125 MHz

        .reset_n,

    ...

    Kode Penanganan Masalah:

    ...

    ) C2_xcvr (

    kontroler reset

    .mm_clk (mm_clk), //75-125 MHz

        .reset_n (reset_n),

    ...

    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.