ID Artikel: 000083445 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/08/2012

Apakah ada masalah yang diketahui dengan PLLs tujuan umum Penerimaan LVDS (Rx) dan Transmit (Tx) Triple Speed Ethernet (TSE) dalam penggabungan perangkat lunak Quartus II versi 10.1?

Lingkungan

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ya, IP Ethernet Triple Speed telah menyempurnakan urutan reset LVDS Rx PLL dalam perangkat lunak Quartus® II versi 10.1. LVDS Rx PLL kini telah pll_areset dikontrol melalui tse_lvds_reset_sequencer, sementara Tx PLL memiliki pll_areset tidak aktif.

    Karena sumber masukan ke dua PLL kini berbeda, Quartus II tidak lagi dapat menggabungkan kedua PLL tersebut.

    Masalah ini akan diatasi di versi IP yang akan datang.

    Produk Terkait

    Artikel ini berlaku untuk 7 produk

    Cyclone® IV GX FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA
    Stratix® III FPGA
    Arria® II GZ FPGA
    Arria® II GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.