ID Artikel: 000083447 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Panduan Pengguna: Panduan Pengguna Megafungsi Antarmuka PHY Memori DDR Eksternal (ALTMEMPHY) --> Errata

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

10001846, Bab 3 "Spesifikasi", Tabel 3-2, Versi 4.1.

 

spesifikasi shift fase phy_clk_1x telah diperbarui. Stratix® tabel output III PLL salah menyatakan bahwa pergeseran fase phy_clk_1x dari PLL counter C0 memiliki shift fase 0 Derajat. Pergeseran fase yang benar untuk phy_clk_1x yang diterapkan oleh IP Toolbench adalah 30 Derajat.

Revisi panduan pengguna berikutnya akan mencakup spesifikasi yang diperbarui ini.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® III FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.