ID Artikel: 000083464 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa perangkat lunak Quartus II versi 4.0 memungkinkan penugasan resistor pull up yang lemah untuk dibuat pada CLK[1, 3, 4, 5, 6, 7, 8, 10, 12, 13, 14, 15] pin input di perangkat Stratix tanpa memberikan kesalahan kompilasi?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Opsi resistor pull up yang lemah tidak didukung pada salah satu pin input CLK[0..15] di perangkat Stratix®. Proyek ini akan dikompile dalam perangkat lunak Quartus® II versi 4.0 dengan penugasan resistor pull up yang lemah yang didefinisikan dalam Editor Penugasan, tetapi tidak akan ada koneksi apa pun dalam perangkat dari pin input CLK[0..15] ke resistor pull up yang lemah.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.