Deskripsi
Cyclone dan Cyclone II PLL perlu diatur ulang menggunakan pin areset setiap kali
PLL kehilangan kunci. Ini memastikan bahwa hubungan fase yang tepat disimpan
antara keluaran PLL. Teks berikut dari Buku Panduan Stratix akan
juga ditambahkan ke masing-masing Buku Panduan Cyclone dan Cyclone II.
Sinyal areset adalah input reset/resynchronization untuk setiap PLL. Tje sinyal areset harus ditegaskan setiap kali PLL kehilangan kunci ke menjamin hubungan fase yang benar antara clock keluaran PLL. Pengguna harus menyertakan sinyal areset dalam desain jika ada hal berikut kondisi adalah benar:
- Konfigurasi ulang PLL atau switchover clock diaktifkan dalam desain
- Hubungan fase antara clock output perlu dipertahankan setelah kehilangan kondisi kunci