ID Artikel: 000083560 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 11/09/2012

Bagaimana cara menghubungkan pin calibratoin OCT (Rup dan Rdn) dalam Altera desain Kontroler Memori Perfomansi Tinggi DDR/DDR2/DDR3?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Kalibrasi OCT untukAltera® Kontroler Memori Perfomansi Tinggi DDR/DDR2/DDR3dapat terjadi dalam mode daya atau mode pengguna.

Jika desain Anda menggunakan kalibrasi OCT mode power-up, Anda harus membuat kedua pin ini (termination_blk0~_rup_pad dan termination_blk0~_rdn_pad) dalam perencana pin desain Anda dan menetapkan lokasi pin Rup dan Rdn yang tersedia tersedia di FPGA.

Jika desain Anda menggunakan kalibrasi OCT mode pengguna (yang memungkinkan Anda untuk mengontrol kalibrasi OCT secara dinamis setelah perangkat dikonfigurasi), Anda harus menyertakan megafungsi ALTOCT dalam desain Anda dan menghubungkan pin Rup dan Rdn sebagaimana mestinya. Anda dapat merujuk ke Altera Catatan Aplikasi AN465 untuk informasi lebih lanjut.

Lihat dokumen penyematan buku panduan perangkat atau perangkat di situs web Altera untuk locatoin pin Rup dan Rdn pada perangkat.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® III FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.