ID Artikel: 000083613 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/06/2015

Apakah pelanggaran waktu pada antarmuka ikatan desain pengontrol memori keras terikat Cyclone® V atau Arria® V DDR3 saya valid?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat mengikat dua pengontrol memori keras DDR3 dalam Cyclone® V atau Arria® V, Anda mungkin mengalami pelanggaran waktu pada antarmuka pengikatan. Pelanggaran ini valid.

    Resolusi

    Solusinya adalah memasukkan register alur untuk sinyal ikatan.

    Produk Terkait

    Artikel ini berlaku untuk 10 produk

    Cyclone® V SE SoC FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.