Masalah Kritis
Masalah ini memengaruhi produk DDR2, DDR3, dan LPDDR2 yang menggunakan kontroler memori keras.
Simulasi postfit VHDL tidak didukung untuk Arria V dan Cyclone Desain V yang berisi kontroler memori keras. Anda akan menemukan Galat elaborasi VHDL karena port yang tidak terhubung.
Solusi untuk masalah ini adalah menggunakan simulasi postfit Verilog.
Masalah ini tidak akan diperbaiki.