Karena masalah dalam versi perangkat lunak Quartus® II 14.1 dan sebelumnya Anda mungkin melihat peringatan ini saat menghubungkan input buffer dwiarah ke nol konstan saat menargetkan rangkaian perangkat Arria® 10.
Masalah ini terjadi karena masalah sintesis di mana port OE dan IN untuk buffer dwiarah dialihkan.
Masalah sintesis memengaruhi semua rangkaian perangkat lainnya namun peringatan saat ini hanya diberikan untuk Arria 10 rangkaian perangkat
Untuk mengatasi masalah ini, gunakan atribut "keep" untuk menjaga kabel konstan seperti yang ditunjukkan pada kode di bawah ini:
Untuk VHDL:
const_zero_sig sinyal: std_logic;
keep atribut: boolean;
atribut keep of const_zero_sig: sinyal adalah true;
Mulai
const_zero_sig <= \'0\';
TRI_PIN <= const_zero_sig saat ENABLE=\'1\' else \'Z\';
Untuk HDL Verilog:
kawat const_zero_sig /* sintesis terus */;
menetapkan const_zero_sig = 1\'b0;
menetapkan TRI_PIN = aktifkan? const_zero_sig: \'bz;
Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Quartus II di masa mendatang.
