ID Artikel: 000083671 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 23/12/2014

Mengapa endpoint PCI Express terjebak dalam DETECT. QUIET saat menggunakan contoh Avalon-MM Qsys design?

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Avalon®-MM Stratix® V Hard IP untuk desain contoh PCI® Express, yang tersedia dari Direktori /ip/altera/altera_pcie/altera_pcie_sv_hip_avmm/example_designs/ , tidak akan berhasil menghubungkan train dalam perangkat keras atau saat menggunakan mode seri dalam simulasi.  Ini karena titik akhir disimpan dalam pengaturan ulang.
Resolusi

Untuk mengatasi masalah ini, buka desain di Qsys, dan lepaskan koneksi dari keluaran nreset_status dari modul DUT ke input mgmt_rst_reset pada modul alt_xcvr_reconfig_0.

Masalah ini telah diperbaiki mulai pada perangkat lunak Quartus® II versi 13.1.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.