Ya, Anda dapat mengintegrasikan desain contoh master/slave DDR3 UniPHY dalam file wrapper tingkat atas Tetapi Anda harus mengubah master_instname dalam nama <>__p0_timing.tcl file untuk mencerminkan hierarki baru master. Jika ini tidak dilakukan, ini akan menyebabkan beberapa peringatan batasan yang diabaikan selama kompilasi dan antarmuka DDR3 mungkin tidak memenuhi waktu.
Dalam perangkat lunak Quartus® II versi 11.1 dan yang lebih baru, ketika Anda menghasilkan desain contoh untuk kontroler master DDR3, contoh desain akan berisi dua instans DDR3. Instance IF0 adalah kontroler utama dan instance IF1 adalah pengontrol slave. File p0_timing.tcl kontroler slave akan memiliki variabel master_instname diatur ke nama contoh master seperti berikut:
set ::master_instname "if0"
Jika Anda meletakkan desain contoh master/slave dalam file wrapper tingkat atas, Anda harus mengubah nama __p0_timing.tcl file untuk mencerminkan tingkat hierarki baru. Misalnya, jika inti DDR3 diberi nama "ddr3_test" dan desain contoh ditempatkan dalam pembungkus tingkat atas dengan nama instans "ddr3_test_inst", maka variabel master_instname dalam file ddr3_test_if1_p0_timing.tcl harus dimodifikasi seperti berikut:
set ::master_instname "ddr3_test_inst|if0"
Setelah membuat perubahan, kompilasi ulang desainnya. Anda seharusnya tidak lagi melihat batasan yang diabaikan untuk inti DDR3, dan laporan Laporan DDR di TimeQuest harus memenuhi semua waktu.