ID Artikel: 000083765 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 28/08/2012

Mengapa saya melihat sinyal keluaran LVDS_E_3R IV Cyclone III atau Cyclone yang dibalik?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam versi perangkat lunak Quartus® II 10.1 SP1 dan sebelumnya, Anda mungkin melihat sinyal output LVDS_E_3R terbalik di perangkat CYCLONE® III atau Cyclone IV. Hal ini dapat terjadi jika NOT-gate push back diterapkan pada register output dan register output ditempatkan di elemen I/O. NOT-gate push back terjadi ketika register memiliki nilai tinggi awal, termasuk ketika sintesis Quartus II mengimplementasikan preset asynchronous menggunakan reset asynchronous.

    Resolusi

    Untuk mengatasi masalah ini, lakukan salah satu hal berikut:

    • Cegah register ditempatkan dalam elemen I/O menggunakan FAST_OUTPUT_REGISTER penugasan sebagai berikut:
    • set_instance_assignment -name FAST_OUTPUT_REGISTER OFF -to
    • Atau, mencegah penerapan NOT-gate push back dengan menghapus nilai tinggi awal untuk register output, seperti dengan menghapus preset asynchronous.

    Masalah ini telah diperbaiki berawal dari perangkat lunak Quartus II versi 11.1.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Cyclone® III FPGA
    Cyclone® III LS FPGA
    Cyclone® IV E FPGA
    Cyclone® IV GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.