ID Artikel: 000083766 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 14/08/2012

Galat: Pin termination_blk0~_rup_pad tidak kompatibel dengan I/O <i bank="">. Ini menggunakan standar I/O <i voltage=""> yang memiliki persyaratan VCCIO dari <i voltage="">.</i></i></i>

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda mungkin menerima pesan galat untuk desain yang menargetkan perangkat Arria® II GX saat bermigrasi dari versi perangkat lunak Quartus® II sebelum 11.0 hingga versi 11.0 atau yang lebih baru jika Anda memiliki penetapan lokasi yang dibuat untuk blok kontrol terminasi pada chip (OCT) yang dikalibrasi.

Sebelum versi 11.0, ada kesalahan kecocokan dalam penamaan pin RUP dan RDN terkait dengan blok pemberhentiannya.  Misalnya, pin RUP0 dan RDN0 terhubung ke blok pemberhentian internal dengan nama "termination_blk1", sementara pin RUP1 dan RDN1 terhubung ke blok pemberhentian internal dengan nama "termination_blk0".

Dimulai dengan Quartus II versi 11.0, nama internal blok pemberhentian diubah agar sesuai dengan nama pin RUP dan RDN masing-masing.

Jika desain Anda memungkinkan perangkat lunak Quartus II untuk menempatkan pin RUP dan RDN secara otomatis untuk pin I/O yang menggunakan OCT yang dikalibrasi, maka Anda tidak akan terpengaruh oleh masalah ini.  Namun, jika Anda memiliki penetapan standar I/O atau lokasi yang dibuat untuk instans termination_blk, Anda harus mengubah tugas agar kompatibel dengan konvensi penamaan baru yang digunakan dimulai pada versi 11.0 dari perangkat lunak Quartus II.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Arria® II GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.