Karena masalah yang diketahui dalam perangkat lunak Quartus® II versi 14.1, file VHDL yang dihasilkan editor parameter untuk Intel FPGA IP Soft LVDS RX dengan Intel® MAX® 10 perangkat tidak akan benar. Port rx_in dalam berkas VHDL yang dihasilkan dalam direktori proyek dan simulasi tidak cocok.
Port rx_in untuk file sintesis menggunakan jenis std_logic tetapi dalam file simulasi std_logic_vector (0 downto 0), yang menyebabkan simulasi menghasilkan kesalahan yang mirip dengan yang di bawah ini.
work.mylvds_rx pemuatan (rtl)
# ** Kegagalan: (vsim-3807) Jenis tidak cocok antara komponen dan entitas untuk port "rx_in".
Ganti port rx_in dari std_logic ke std_logic_vector(0 downto 0) dalam berkas .//.vhd
Masalah ini telah diperbaiki pada perangkat lunak Quartus II versi 15.0.