Kendala Pengaturan Waktu Jalur Multi-Siklus yang Hilang pada File SDC Inti RapidIO IP Menyebabkan Pelanggaran Waktu

Ketika Anda mengkompirasi inti RapidIO IP untuk Arria II GZ atau perangkat Stratix IV, Berkas Synopsys Design Constraints (.sdc) yang dihasilkan dengan IP inti menyebabkan pelanggaran waktu. Masalah ini memengaruhi semua inti RapidIO IP dalam mode 1x beroperasi pada 5 Gbaud dan menargetkan Arria II GZ atau perangkat Stratix IV.

Untuk memperbaiki masalah ini, modifikasi batasan dalam berkas SDC secara manual.

Jika inti IP Anda adalah variasi 1x pada 5 Gbaud yang menargetkan Arria II GZ atau rangkaian perangkat IV Stratix:

• Tambahkan multi-siklus batasan jalur set_multicycle_path -end -setup -from [get_cells -compatibility_mode *riophy_dcore|riophy1|init_sm|link_drvr_oe] -to [get_cells -compatibility_mode *riophy_xcvr|riophy_gxb*|transmit_pcs0] 2
• Tambahkan multi-siklus batasan jalur set_multicycle_path -end -hold -from [get_cells -compatibility_mode *riophy_dcore|riophy1|init_sm|link_drvr_oe] -to [get_cells -compatibility_mode *riophy_xcvr|riophy_gxb*|transmit_pcs0] 1

Perubahan ini diperlukan tetapi mungkin tidak cukup untuk menutup waktu untuk Inti IP RapidIO. Anda mungkin perlu menerapkan strategi tambahan. Misalnya, Anda mungkin perlu melakukan seed sweeping, secara manual mempromosikan clock divide-by-two dan masing-masing sumber sebagai clock global, menonaktifkan divide-by-two clocks sebagai global clock untuk penundaan perutean yang lebih singkat, atau lakukan beberapa kombinasi dari strategi ini.

Masalah ini diperbaiki pada inti RapidIO IP versi 15.1.