ID Artikel: 000083954 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 21/07/2015

Mengapa saya mengalami masalah link up berselang saat menggunakan Stratix V atau Arria V GZ Hard IP untuk PCI Express Gen 2 core?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ada masalah ketika menggunakan Stratix® V atau Arria V GZ Hard IP untuk inti PCI Express® IP, di mana tautan tidak secara konsisten muncul.  Masalah ini terlihat ketika inti dikonfigurasi sebagai inti Generasi ke-2 asli.  Masalah ini terkait dengan PCIe® Hard Reset Controller (HRC).

    Menegaskan PERST atau Reset Lokal tidak membantu memunculkan tautan.  Memprogram ulang FPGA dapat memungkinkan tautan untuk dimunculkan, tetapi ini juga tidak konsisten.

    Resolusi

    Untuk mengatasi masalah ini pada perangkat lunak Quartus II versi 12.1 SP1, gunakan prosedur berikut untuk mengubah ke Soft Reset Controller (SRC):

    Untuk alur MegaWizard™:
    1) Edit file />variant>/synthesis/.v
    2) Cari string, "hip_hard_reset_hwtcl"
    3) Set parameter hip_hard_reset_hwtcl = 0
    4) Simpan varian.v
    5) Buka langkah 7

    Untuk aliran Qsys:
    1) Menggunakan editor teks, edit berkas .qsys
    2) Cari string "force_src"
    3) Pastikan parameter berikut diatur seperti yang ditunjukkan di bawah ini:

    nilai
    4) Simpan perubahan ke berkas .qsys
    5) Regenerasi sistem Qsys untuk menerapkan perubahan yang dibuat pada file desain yang mendasar
    6) Buka Langkah 7

    Langkah-langkah umum:
    7) Buka berkas //submodules/sv_xcvr_pipe_native.sv
    8) Cari "cal_offset_mode"
    9) Jika baris berikut cocok dengan yang ada di file sv_xcvr_pipe_native.sv Anda, buat perubahan seperti yang ditunjukkan pada Langkah 10, jika tidak, lanjutkan ke Langkah 11

    .cal_offset_mode ((protocol_version == "Generasi ke-2") ? "MODE_ACCUMULATION_MIDSWEEP" : "MODE_INDEPENDENT"),
    .cal_oneshot((protocol_version == "Gen 2") ? "ONESHOT_ON" : "ONESHOT_OFF"),
    .rx_dprio_sel((protocol_version == "Gen 2") ? "RX_CALIBRATION_SEL": "RX_DPRIO_SEL"),

    10)
    .cal_offset_mode ("MODE_INDEPENDENT"),
    .cal_oneshot ("ONESHOT_OFF"),
    .rx_dprio_sel ("RX_DPRIO_SEL"),

    11) Desain kompilasi
    12) Cari berkas laporan peta (eg.top.map.rpt) untuk hip_hard_reset_hwtcl dan pastikan nilainya diatur ke 0

    Perhatikan bahwa membuat perubahan pada sistem Qsys atau inti PCIe dan regenerasi dapat mengurungkan beberapa atau semua perubahan.

    Masalah ini telah diperbaiki pada perangkat lunak Quartus II v13.1.

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Arria® V GZ FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.