ID Artikel: 000084015 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/01/2014

Mengapa desain Arria® V saya gagal dirutekan meskipun perangkat tidak digunakan sepenuhnya?

Lingkungan

    Perangkat Lunak Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah pada perangkat lunak Quartus® II versi 13.1 dan sebelumnya, Anda mungkin melihat bahwa desain Arria® V Anda gagal dirutekan saat perangkat tidak digunakan sepenuhnya. Masalah ini terjadi ketika jam fanout tinggi salah dipromosikan ke jaring jam regional yang membatasi penempatan logika tujuan ke kuadran perangkat.

Resolusi

Untuk mengatasi masalah ini, secara manual menetapkan jam Anda untuk menjadi global daripada regional menggunakan tugas di bawah ini:

set_instance_assignment -name GLOBAL_SIGNAL "GLOBAL CLOCK" -menjadi "<clock name>"

Produk Terkait

Artikel ini berlaku untuk 4 produk

Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.