Perangkat lunak Quartus® II dapat mengeluarkan peringatan ini ketika mencoba menggabungkan PLL untuk megafungsi ALTLVDS_RX dan megafungsi ALTLVDS_TX dengan DPA diaktifkan, meskipun frekuensi clock sama. Hal ini memengaruhi Stratix® III dan perangkat Stratix IV.
Misalnya: PLL post scale divider (k) memiliki rentang batas 1, 2, dan 4. Frekuensi VCO terbaik untuk instans megafungsi ALTLVDS tanpa DPA diaktifkan adalah ~600 MHz, namun 600 MHz tidak dapat digunakan untuk menghasilkan frekuensi DPA 200 MHz karena 3 bukan nilai pembagi yang valid.
Saat menggunakan megafungsi ALTLVDS tanpa opsi PLL eksternal, Anda tidak memiliki kontrol apa pun atas pengaturan PLL di perangkat lunak Quartus II. Sebagai pekerjaan, Anda dapat menggunakan megafungsi ALTLVDS dalam mode PLL eksternal. Ini memungkinkan Anda mengontrol nilai PLL dan menetapkan output clock PLL secara manual ke contoh megafungsi ALTLVDS_RX dan ALTLVDS_TX megafungsi dalam desain Anda, sehingga memungkinkan berbagi PLL.
Untuk informasi lebih lanjut tentang penggunaan megafungsi ALTLVDS dalam mode PLL eksternal, lihat Panduan Pengguna Megafungsi ALTLVDS (PDF).