ID Artikel: 000084026 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/10/2014

[Internal] Galat (21188): Blok DSP WYSIWYG primitif <your primitive=""> tidak memiliki port chainin "CHAININ" yang terhubung oleh port chainout yang benar dalam mode DSP ini. Biarkan port chainin tidak terhubung jika port tidak digunakan.</...

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
    DSP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ini hanya berlaku ketika pengguna secara manual mengintegrasikan komponen stratixv_mac (misalnya, aliran WYSIWYG).

Anda akan mendapatkan galat di atas jika port "chainin" ada pada instantiasi stratixv_mac tetapi tidak terhubung ke port chainout blok DSP lain.  Anda juga mungkin mendapatkan galat ini jika "use_chainadder" generik "true" ketika port chainin tidak digunakan.

Resolusi

Intel® Quartus® mengharapkan port chainin terputus (tidak ada), atau terhubung ke rantai blok DSP lainnya.  Menghubungkan chainin ke nilai tetap (0, 1, X, Z) tidak dihitung sebagai terputus.  Quartus juga mengharapkan "use_chainadder" menjadi "false" jika chainin tidak digunakan.

Untuk mengatasi masalah ini, lepaskan port chainin sepenuhnya dan atur use_chainadder="false".

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.