ID Artikel: 000084026 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/10/2014

[Internal] Galat (21188): Blok DSP WYSIWYG primitif <your primitive=""> tidak memiliki port chainin "CHAININ" yang terhubung oleh port chainout yang benar dalam mode DSP ini. Biarkan port chainin tidak terhubung jika port tidak digunakan.</...

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ini hanya berlaku ketika pengguna secara manual mengintegrasikan komponen stratixv_mac (misalnya, aliran WYSIWYG).

    Anda akan mendapatkan galat di atas jika port "chainin" ada pada instantiasi stratixv_mac tetapi tidak terhubung ke port chainout blok DSP lain.  Anda juga mungkin mendapatkan galat ini jika "use_chainadder" generik "true" ketika port chainin tidak digunakan.

    Resolusi

    Intel® Quartus® mengharapkan port chainin terputus (tidak ada), atau terhubung ke rantai blok DSP lainnya.  Menghubungkan chainin ke nilai tetap (0, 1, X, Z) tidak dihitung sebagai terputus.  Quartus juga mengharapkan "use_chainadder" menjadi "false" jika chainin tidak digunakan.

    Untuk mengatasi masalah ini, lepaskan port chainin sepenuhnya dan atur use_chainadder="false".

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.