ID Artikel: 000084096 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 24/03/2014

Mengapa ada pelanggaran waktu dalam Intel® FPGA IP Reconfig PLL saya?

Lingkungan

  • Avalon ALTPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Frekuensi maksimum untuk mgmt_clk input clock dan scanclk konfigurasi ulang untuk konfigurasi ulang PLL ditentukan dalam lembar data perangkat masing-masing untuk perangkat Stratix® V, Arria® V, dan Cyclone® V dengan simbolt DYCONFIGCLK.

     

    Resolusi

    PLL Reconfig Intel® FPGA IP mungkin memerlukan frekuensi clock yang lebih rendah untuk mencapai penutupan waktu.  Anda harus menggunakan Penganalisis Waktu untuk memastikan bahwa pilihan frekuensi clock Anda untuk mgmt_clk dan/atau scanclk akan memenuhi persyaratan waktu perangkat pilihan Anda.

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.