Anda mungkin menerima galat internal ini saat menerapkan antarmuka memori DDR2 SDRAM atau antarmuka memori SDRAM DDR3 menggunakan Kontroler Memori Keras dalam rangkaian perangkat V Cyclone® V atau Arria® V. Perangkat lunak Quartus® II mengharapkan input clock (mp_cmd_clk_0_clk, mp_rfifo_clk_0_clk , dan mp_wfifo_clk_0_clk) dari Kontroler Memori Keras untuk selalu didorong oleh buffer clock. Ini secara otomatis memasukkan buffer clock setiap kali port ini dihukum melalui phase-locked loop (PLL). Galat internal mungkin terjadi jika port ini terhubung ke port input eksternal.
Ada dua solusi untuk masalah ini. Solusi pertama adalah memasukkan buffer clock untuk mendorong input clock dari Hard Memory Controller secara manual. Solusi kedua adalah menambahkan penetapan sinyal global berikut sehingga buffer clock secara otomatis dimasukkan untuk port clock input:
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to {mp_cmd_clk_0_clk name}
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to {mp_rfifo_clk_0_clk name}
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to {mp_wfifo_clk_0_clk name}