ID Artikel: 000084178 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/12/2013

Mengapa PLLs pusat tidak dapat mendorong dua kontroler memori yang berbeda dengan UniPHY di bagian bawah perangkat Stratix V?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

PLL pusat di bagian bawah hanya memiliki akses ke satu jaringan PHYCLK di perangkat Stratix® V.

Resolusi Jika Anda perlu menggunakan PLL pusat untuk mendorong dua antarmuka memori eksternal, gunakan mode berbagi PLL.

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® V GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.