ID Artikel: 000084197 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 06/08/2014

Mengapa perubahan ECO pada D3 Delay Chain 1 tidak diterapkan dengan benar?

Lingkungan

    Intel® Quartus® Prime Edisi Standard
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah pada perangkat lunak Quartus® II versi 14.0 dan sebelumnya, Anda mungkin menemukan bahwa perubahan ECO pada D3 Delay Chain 1 tidak diterapkan dengan benar. Perubahan tidak berpengaruh, dan tidak ada perbedaan yang terlihat pada netlist waktu atau perangkat keras.

Masalah ini mempengaruhi perangkat Arria® V dan Cyclone® V.

Resolusi

Untuk mengatasi masalah ini, jangan gunakan alur ECO untuk mengubah pengaturan D3 penundaan rantai 1.

Anda dapat mengatur nilai rantai tunda D3 1 dengan menggunakan penetapan D3_DELAY dan mengompilasi ulang desain.

Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Quartus® II di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Arria® V FPGA dan SoC FPGA
Cyclone® V FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.