ID Artikel: 000084212 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/01/2013

Berapa spesifikasi waktu lebar pulsa minimum dari sinyal reset global di IP UniPHY?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Pengaturan ulang global di IP UniPHY terhubung ke port areset PLL. Oleh karena itu lebar pulsa minimum port areset PLL akan menjadi spesifikasi lebar pulsa minimum dari port areset PLL.

Anda dapat merujuk ke bagian spesifikasi PLL dari lembar data perangkat.

Misalnya Lebar denyut minimum pada port areset PLL adalah 10ns untuk perangkat Stratix® IV dan perangkat Stratix® V.

Produk Terkait

Artikel ini berlaku untuk 7 produk

Stratix® V GT FPGA
Stratix® V GX FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA
Stratix® V GS FPGA
Stratix® V E FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.