ID Artikel: 000084239 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/08/2012

Mengapa laporan fitter perangkat lunak Quartus II kadang-kadang menunjukkan pemesanan counter output PLL yang berbeda dari yang saya gunakan dalam desain saya?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ketika Anda instantiate PLL di Arria® II, Cyclone® III, Cyclone IV, Stratix® III, dan perangkat Stratix IV, Anda mungkin menemukan wire_pll1_clk[X] tidak dipetakan untuk melawan[X]. Misalnya, Anda mungkin menemukan wire_pll1_clk[3] tidak menggunakan C3 dalam laporan yang lebih bugar. Itu diharapkan perilaku karena yang lebih bugar akan menempatkan clock keluaran PLL sesuai dengan sumber daya routing yang diperlukan untuk jaringan clock.

 

Jika Anda ingin wire_pll1_clk[X] untuk mengubah fase secara dinamis, Anda harus memilih phasecounterselect untuk penghitung C[X] menurut tabel "Phase Counter Select Mapping" di buku panduan perangkat. Phasecounterselect akan konsisten dengan kode RTL, pemetaan fisik ke lokasi penghitung output dengan pas tidak relevan.

Produk Terkait

Artikel ini berlaku untuk 10 produk

Stratix® III FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Cyclone® III FPGA
Cyclone® III LS FPGA
Cyclone® IV E FPGA
Cyclone® IV GX FPGA
Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.